記事 ID: 000080437 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/07/03

E タイル・トランシーバーを備えた インテル® Stratix® 10 デバイスで TX モードの JESD204B インテル® FPGA IPを使用する際、JESD204B レシーバー・デバイスに視差エラーが表示されるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • JESD204B インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.1 の問題により、E タイル・トランシーバーを備えた インテル® Stratix® 10 デバイスの TX モードで JESD204B インテル® FPGA IPを使用する場合、結合モードで単一レーン (L=1) に設定すると、知的財産 (IP) に視差エラーが発生します。

    解決方法

    この問題を回避するには、JESD204B インテル® FPGA IP IP を L=1 モードで構成する場合、非結合モードを有効にします。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 19.3 からの Strating を修正しました。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 TX FPGA
    インテル® Stratix® 10 MX FPGA

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