AN830 の問題: インテル® FPGA・トリプルスピード・イーサネットおよびオンボード PHY チップ・リファレンス・デザインは、バージョン 17.1 インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション使用して生成されましたが、インテル® FPGAトリプルスピード・イーサネット IP コアは、10 Mbps および 100 Mbps のリンク・パートナーとの自動ネゴシエーションを実行しません。
これは、インテル® Stratix® 10 GX シグナル・インテグリティー開発キット・ボード・オンボード Marvell* 88E1111 PHY チップが、リンク・パートナーとの自動ネゴシエーション中に 10 Mbps および 100 Mbps の速度を正しくアドバタイズするように設定されていないためです。
このエラーを回避するには、リファレンス・デザインの / sc_tclにある tse_marvel_phy.tcl スクリプトを、以下のデザイン変更により修正する必要があります。
tse_marvel_phy.tcl スクリプトの 131 行目のデフォルト { } 条件には、以下の行を含めます。
if { $PHY_COPPER_DUPLEX == 1} {
set quad_phy_register_value_temp [expr {$quad_phy_register_value_temp | 0x0140}]
puts "Advertise PHY 100BASE-TX & 10BASE-TX 全二重";
} else {
set quad_phy_register_value_temp [expr {$quad_phy_register_value_temp | 0x00A0}]
puts "Advertise PHY 100BASE-TX & 10BASE-TX 半二重";
}
この問題は、AN 830 の今後のリリースで修正される予定です: インテル® FPGA トリプルスピード・イーサネットおよびオンボード PHY チップ・リファレンス・デザイン。