記事 ID: 000080433 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/07/08

有効な信号がデアサートされたのと同じサイクルで TX パケットの開始 (SOP) またはパケットの終了 (EOP) がアサートされている場合、25G イーサネットが不正なトラフィックを送信インテル® FPGA IP理由は何ですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    25G イーサネット・インテル® FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 19.1 ソフトウェアの問題により、レディー・レイテンシーが 3 に設定されている 25G イーサネット・インテル® FPGA IPは、有効な信号がデアサートされたのと同じサイクルで TX パケットの開始 (SOP) またはパケットの終了 (EOP) がアサートされている場合に不正なトラフィックを送信します。

解決方法

この問題を回避するには、有効な信号がアサートされている場合は、TX のパケット開始 (SOP) またはパケットの終わり (EOP) のみをアサートします。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 19.3 以降で修正されています。

 

関連製品

本記事の適用対象: 2 製品

インテル® Arria® 10 FPGA & SoC FPGA
インテル® Stratix® 10 FPGA & SoC FPGA

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