詳細
インテル® Quartus® Prime Pro バージョン 18.0 および 18.1 の問題により、インテル® Stratix® 10 Avalon®-MM PCI Express* ハード IP サンプルデザインでは、int_req_iセットの RTL が生成されます。
を 0 に設定すると、トップレベルファイルの入力ピンとして設定pcie_example_design_DUT.v
int_req_iは、「MSI/MSI-X コンジット・インターフェイスを有効にする」が選択されている場合に使用できるレガシー割り込み入力ピンです。
この問題は、Avalon®-MM アドレス幅が 64 ビットに設定されている場合にのみ発生します。
解決方法
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 18.0 および 18.1 でこの問題を回避するには®以下の手順に従ってください。
トップレベルのファイルに次の変更を加えます(pcie_example_design_DUT.v)。
入力
ワイヤー intx_req_i、入力ポートとして //specify
dut (
.intx_req_i (intx_req_i)、//replace 1'b0 をintx_req_i
);
この問題は、Quartus® Prime 開発ソフトウェア・プロ・バージョン 19.1 の今後のリリースで修正される予定です。