記事 ID: 000080424 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

低レイテンシー 100G イーサネット・インテル® Stratix® 10 FPGA IP コアを使用している場合、リンクアップ後にrx_pcs_readyが不安定になるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 低レイテンシー 100G イーサネット・インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    低レイテンシー 100G イーサネット・インテル® Stratix® 10 FPGA IP コアrx_pcs_readyの問題により リンクアップ後に不安定になる可能性があります。

    これは、リセット・リリース・シーケンスの問題によって生じるものであり、PHY が安定していないため、PCS のディサーシング準備が整い、トラフィック中に一部のパケットがドロップされる可能性があります。

    解決方法

    インテル® Quartus® Prime 開発ソフトウェア・バージョン 18.0 以前を使用してこの問題を回避するには、リセット後の rx_pcs_ready の不具合を無視してください。

    この問題は、インテル® Quartus® Prime ソフトウェアのバージョン 18.0.1 以降修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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