記事 ID: 000080422 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/07/08

イーサネット FPGA IP コア向け H タイル ハード IP がデザイン例を生成できないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    イーサネット用 H タイル・ハード IP インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.2 の問題により、対象の開発キットが NONE に設定されている場合、イーサネット FPGA IP コア向け H タイル・ハード IP はデザイン例の生成に失敗します。

解決方法

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.2 でこの問題を回避するには、Target 開発キットを、プロジェクトのデバイスに最も近いデバイスを搭載したキットに設定します。

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 19.3 で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

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