記事 ID: 000080419 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® Arria® 10 FPGAでエラー・メッセージ・レジスター・アンローダー・インテル® FPGA IPを使用すると、制約のないクロックエラーが報告されるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • エラーメッセージ・レジスター・アンローダー・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Arria® 10 FPGAでエラー・メッセージ・レジスター・アンローダー・インテル® FPGA IPを使用すると、制約のないクロックが以下のように報告されます。

    emr_unloader_component|current_state。STATE_CLOCKHIGH

    解決方法

    この問題を回避するには、SDC ファイルに「create_generated_clock」コマンドを含むタイミング制約を生成します。例えば：

    create_generated_clock -name emr_unloader_STATE_CLOCKHIGH -source [get_nets {* |alt_fault_injection_component|alt_fi_inst|twentynm_oscillator}] [get_keepers {* |emr_unloader_component|current_state。STATE_CLOCKHIGH}]

    関連製品

    本記事の適用対象: 2 製品

    インテル® Cyclone® 10 GX FPGA
    インテル® Arria® 10 FPGA & SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。