記事 ID: 000080417 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

オートネゴシエーションとリンク・トレーニングが有効でリンクがダウンしている場合、イーサネット TX MAC、RX MAC、PHY レジスター用のインテル® Stratix® 10 E タイル・ハード IP を読み取るとき、Avalon®メモリー・マップド・バスが応答しないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 19.2 以前でオートネゴシエーションおよびリンク・トレーニングが有効になっているイーサネット向け インテル® Stratix® 10 E タイル・ハード IP を使用する場合、トランシーバー・リンクがまだ確立されていない場合、Avalon®メモリー・マップド・レジスターにアクセスできなくなります。

    解決方法

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.2 以前でこの問題を回避するには、TX MAC、RX MAC、PHY レジスターを読み取る前にトランシーバーとのリンクを確立してください。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 19.3 以降修正されています。

    関連製品

    本記事の適用対象: 4 製品

    インテル® Stratix® 10 FPGA & SoC FPGA
    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA
    インテル® Stratix® 10 DX FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。