記事 ID: 000080394 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/06/15

tx モードのAltera LVDS SERDES IP で VHDL シミュレーション・モデルが生成されないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • LVDS SERDES インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 17.0 以降の問題により、Altera LVDS SERDES IP の生成に失敗する場合があります。この問題は、IP が Tx モードで、シミュレーション・モデルに VHDL を選択した場合に発生します。

    解決方法

    この問題を回避するには、Verilog HDL でシミュレーション・モデルを生成します。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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