記事 ID: 000080392 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

PHYLite デザインにホールド違反があるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • パラレル・インターフェイスの PHY Lite インテル® Stratix® 10 FPGA
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® Prime 開発ソフトウェア・スタンダード・エディション・バージョン 17.0 Update 2 以前のバージョンで問題が発生したため、output ピンに接続されているクロックでホールドタイム違反が発生する場合があります。

    この問題を確認するには、Fitter レポートに以下の警告メッセージが表示されます。

    警告 (332087): このクロック割り当てのマスタークロックを派生できませんでした。 クロック:group_1_strobe_out>に接続された

    解決方法

    この問題を回避するには、PHYLite SDC ファイル で次の 2 つの制約を更新します。

    設定write_fifo_clk [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_100_idx].u_phylite_group_tile_20|lane_gen[*].u_lane*~out_phy_reg]

    設定write_fifo_clk_neg [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_100_idx].u_phylite_group_tile_20|lane_gen[*].u_lane*~out_phy_reg__nff]

     

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションのバージョン 17.1 以降修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® プログラマブル・デバイス

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