記事 ID: 000080383 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/06/23

ALTLVDS TX にデザインがある場合、アセンブラーで致命的なエラーが発生する理由

環境

    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
    LVDS SERDES インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

このエラーは、Quartus® Prime ソフトウェア・スタンダード・バージョン 17.0 以前で表示される場合があります。このエラーは、ALTLVDS TX IP の LVDS データ出力ポート「tx_out[*]」または外部クロックポート「tx_outclock」が LVDS I/O 規格に割り当てされていないためです。

 

 

解決方法

この問題を回避するには、データ出力 port と外部クロック出力の両方を LVDS I/O 標準に割り当てる必要があります。

 

関連製品

本記事の適用対象: 9 製品

インテル® Cyclone®
Arria® GX FPGA
Arria® II FPGA
Arria® V FPGA & SoC FPGA
Stratix® FPGAs
Stratix® II FPGA
Stratix® III FPGA
Stratix® IV FPGA
Stratix® V FPGA

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