記事 ID: 000080372 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/05/05

インテル® MAX® 10 FPGAで PLL を使用する際、専用ルーティングに関する警告が表示されるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • PLL インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PLL ブロックの C0 出力が専用 PLL 出力ピンに直接接続されていない場合、以下の警告が表示されます。

    警告 (15064): PLL "pll:pll50Mhz_int0|altpll:altpll_component|pll_altpll:auto_generated|pll1" 出力ポートは、非専用ルーティングを介して出力ピンにフィードします-- ジッター性能は他のデザインエレメントのスイッチング・レートに依存します。PLL 専用クロック出力を使用して、ジッター・パフォーマンスを確保します。

    インテル® MAX® 10 FPGAは専用の PLL 出力ピンを備え、PLL ブロックの C0 出力に直接接続できます。この接続により、GCLK を通過しないため、デザインの別の部分の影響を受けないため、ジッター・パフォーマンスに影響を与えないことを保証します。

     

    解決方法

    この警告を回避するには、PLL ブロックの C0 出力を専用 PLL 出力ピンに直接接続します。ジッター性能の低下が懸念されない場合は、警告無視しても構いません。

     

    関連製品

    本記事の適用対象: 1 製品

    インテル® MAX® 10 FPGA

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