記事 ID: 000080371 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/07/08

Interlaken IP コア (第 2 世代) インテル® FPGA IPの PAM4 タイプを使用している場合、インテル Agilex 7 デバイスでusr_rst_r®からiopll_mac_clkまでのリカバリータイミング違反が生じますか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Interlaken (第 2 世代) インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

Interlaken IP コア (第 2 世代) インテル® FPGA IPの PAM4 実装に問題があるため、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v19.2 の インテル Agilex 7 デバイスで、usr_rst_rからiopll_mac_clk®までリカバリー時間のタイミング・クロージャー違反が発生する可能性があります。この問題は、usr_rst_rが IOPLL リファレンス・クロックと同期していると誤って想定しているモデリングの問題が原因です。IOPLL ユーザーガイドは、リセットポートがリファレンス・クロックにアシンクロナスであることを示します。

 

 

 

解決方法

usr_rst_rからiopll_mac_clkへのリカバリー・タイミングの失敗は false であり、無視しても問題ありません。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 2 製品

インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ
インテル® Agilex™ FPGA & SoC FPGA

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