記事 ID: 000080366 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

RS-FEC が有効になっているときに、低レイテンシー 100G イーサネット インテル® Stratix® 10 FPGA IP コアが Cadence* NCSim と Xcelium を使用してシミュレートできないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    RS-FEC モードの低レイテンシー 100G イーサネット・インテル® Stratix® 10 FPGA IP コアの問題により、Cadence* NCSim と Xcelium の両方でシミュレーションが失敗します。

    以下のようなエラーが表示されます。

    ncsim: *F,NOS SNAPSHOT: スナップショット「basic_avl_tb_top」がライブラリーに存在しません。

    解決方法

    この問題を回避するには、Synopsys* VCSMX を使用するか、RS-FEC を無効にしてください。

    この問題は、インテル® Quartus® Prime ソフトウェアの今後のリリースで修正される予定はありません。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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