記事 ID: 000080331 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Stratix V RLDRAMII と QDRII でマスターとスレーブの UniPHY ベースのコントローラー IP 間で OCT を共有する問題がありますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

はい。Quartus® II ソフトウェア・バージョン 11.0 および 11.0SP1 で、Stratix® V RLDRAMII と QDRII 向けマスターおよびスレーブ UniPHY ベースのコントローラー IP 間で OCT を共有する問題があります。

 

マスターとスレーブ UniPHY ベースのコントローラー間で OCT を共有するには、マスター OCT ブロックに関連付けられたオンチップ終端アサインメントを調整して、スレーブ・インターフェイス・ピンに手動で「終端制御ブロック」割り当てを行う必要があります。

 

課題を作成するには:

 

1.      Quartus® II ソフトウェアでアサインメント・エディターを開きます。

2.      キャリブレーションによる出力および入力終端を使用して、すべてのスレーブ信号を追加します。

3.      [終了コントロールブロック] として [割り当て名] を選択し、[値] タブの [終端制御ブロック] モジュールをマスターモジュールで見つけます。   ノードファインダーでインスタンス名を *uoct_control|sd1a_0* として検索します。

 

この問題は、インテル® Quartus® II ソフトウェアの今後のバージョンで修正される予定です。

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