記事 ID: 000080313 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/10/15

インテル® Arria® V デバイスの 1 つの I/O サブバンクに、2 つ以上の独立した ALTLVDS インターフェイスを配置できないのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Arria® V デバイスは、各サブバンクで最大 2 つの独立した ALTLVDS インターフェイスをサポートします。例えば、LVDS チャネルがインターリーブされていない場合、2 つの異なる PLL によって駆動されるバンク 8A に 2 つの ALTLVDS インターフェイスを配置できます。

この制限に違反すると、プロジェクトのコンパイル中にエラーメッセージが表示されます。

解決方法

この状態は、「Arria® V デバイス・ハンドブック Vol.1: デバイス・インターフェイスと統合」、「Arria® V デバイス内の真の LVDS バッファー」のパートに記載されています。

関連製品

本記事の適用対象: 5 製品

Arria® V GX FPGA
Arria® V GZ FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Arria® V GT FPGA

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