デザインで SignalTap II ロジック・アナライザーを有効にすると、高速入力レジスター、高速出力レジスター、または高速出力イネーブル・レジスターの割り当てが無視されるのはなぜですか?

SignalTap™ II Logic Analyzer がデザインに含まれる場合、Quartus® II ソフトウェアによりレジスター・コントロール・シグナルをグローバル・ネットに昇格させることができます。グローバルネット上のコントロール・シグナルを備えたレジスターは、I/O エレメントにパックできません。高速入力レジスター、高速出力レジスター、または高速出力有効化レジスターの割り当てが I/O エレメントにパックできない場合、次の警告メッセージが生成されます。

Warning: Ignoring invalid fast I/O register assignments. See the Ignored Assignments panel in the Fitter Compilation Report for more information.

この問題を回避するには、次の手順に従って、コントロール・シグナルがグローバル信号に昇格しないようにしてください。

1. [課題] メニューから[アサインメントエディター]を開きます。
2. [フィルター] バー の [<>] をクリックして、新しい課題を作成します。
3. [To]フィールドに入力するか、ダブルクリックして Node Finder ツールを使用して、コントロール・シグナルの名前を入力します。
4. [アサインメント名] フィールドで [グローバル信号 ] を選択します。
5. [値] フィールドで [オフ ] を選択します。