記事 ID: 000080293 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

DDR/DDR2 ハイパフォーマンス・コントローラー・シミュレーションでlocal_init_doneが高くなるのに、PLL リコンフィグレーション信号がトグルするのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

PLL は、電圧と温度の変化を考慮してユーザーモードに入った後でコアのミミミック・パス・キャリブレーション・シーケンスが実行されるため、local_init_done信号で示されるユーザーモードに入った後で再構成されます。

mimic パスは 200ms ごとに再較正します。または電圧と温度がユーザーモードで異なる場合。

詳細については、 外部 DDR メモリー PHY インターフェイス Megafunction ユーザーガイド (Altmemphy) (PDF) の「Mimic Path」セクションを参照してください。

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本記事の適用対象: 2 製品

Stratix® III FPGA
Stratix® II FPGA

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