記事 ID: 000080281 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Stratix IV デバイスにおける PCI Express の VHDL PIPE シミュレーション・エラー

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

STRATIX IV デバイスにおける PCI Express の PIPE シミュレーションに失敗しました。間の eidle_infer_sel PCI Express IP コアにおける信号の定義 altpcie_hip_pipen1b_qsysで エラー が発生します。 eidle_infer_sel は、IP コア内の 12 ビットベクトルおよび 24 ビットベクトルとして定義されます。 altpcie_hip_pipen1b_qsysビット数 。

解決方法

回避策は、シリアルモードでのシミュレーションです。

関連製品

本記事の適用対象: 1 製品

Stratix® IV FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。