記事 ID: 000080281 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Stratix IV デバイスにおける PCI Express の VHDL PIPE シミュレーション・エラー

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    STRATIX IV デバイスにおける PCI Express の PIPE シミュレーションに失敗しました。間の eidle_infer_sel PCI Express IP コアにおける信号の定義 altpcie_hip_pipen1b_qsysで エラー が発生します。 eidle_infer_sel は、IP コア内の 12 ビットベクトルおよび 24 ビットベクトルとして定義されます。 altpcie_hip_pipen1b_qsysビット数 。

    解決方法

    回避策は、シリアルモードでのシミュレーションです。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® IV FPGA

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