記事 ID: 000080278 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/03/26

RTL シミュレーション中の 4 つのアクティブなウィンドウの時間間隔が、インテル® Arria® 10 FPGA DDR4 IP GUI の tFAW 設定と一致しないのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • シミュレーション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 14.1 のインテル® Arria® 10 FPGA DDR4 IP の丸め問題により、RTL シミュレーション中に見られる DDR4 の 4 つのアクティブなウィンドウ時間が DDR4 IP GUI の tFAW 設定と一致しない可能性があり、効率が低下します。

    その例として、IP メモリー・クロック周波数パラメーターが 1066.667MHz に設定されています。

    解決方法

    回避策として、メモリー・クロック周波数を変更してください。上記の例では、メモリークロック周波数を 1066.667MHz から 1066.666MHz に変更してから、DDR4 IP を再生成します。

    この問題は、Quartus® II ソフトウェアの今後のバージョンで修正される予定です。

    関連製品

    本記事の適用対象: 4 製品

    インテル® Arria® 10 FPGA & SoC FPGA
    インテル® Arria® 10 GX FPGA
    インテル® Arria® 10 GT FPGA
    インテル® Arria® 10 SX SoC FPGA

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