記事 ID: 000080254 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Stratix V デバイスで PLL を共有する際の UniPHY 対応 DDR2 および DDR3 SDRAM コントローラーのタイミング関連警告メッセージ

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PLL 数
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Stratix上で PLL/DLL スレーブモードでデザインをインスタンス化する場合 V デバイスの Time の Timing Analyzer が警告メッセージを表示する場合があります。 以下のような内容です。

    Warning: Ignored filter at slave_report_timing_core.tcl(176): slave_inst0|controller_phy_inst|memphy_top_inst|umemphy|uio_pads| dq_ddio[1].ubidir_dq_dqs|altdq_dqs2_inst|thechain|clkin could not be matched with a keeper or register or port or pin or cell or net Warning: Command get_path failed
    解決方法

    この問題を回避する方法はありません。警告メッセージは次の可能性があります。 安全に無視される。ただし、結果として生じる精度に依存しないでください。 タイミング解析。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

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