記事 ID: 000080202 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Soft-CDR モードで DPA リセットを表明するタイミングに関するガイドラインはありますか?

環境

  • リセット
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Stratix® III およびStratix IV デバイスで Soft-CDR を使用する際に DPA をリセットするタイミングについては、Altera®からガイドラインはありません。rx_resetは、DPA 回路と FIFO の内容をリセットします。ただし、DPA が新しいフェーズにロックするためにリンクの再トレーニングが必要な場合、rx_resetが表明されることがあります。

    Soft-CDR モードでは、基準クロックと入力データの ppm の違いに応じて、DPA が継続的に新しいフェーズにロックするため、rx_resetを表明する必要はありません。

    関連製品

    本記事の適用対象: 3 製品

    Stratix® III FPGA
    Stratix® IV GX FPGA
    Stratix® IV E FPGA

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