記事 ID: 000080183 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/08/28

MAX V デバイスでエミュレートされた LVDS 出力を構成する 2 つのピン間の低スキューを確保するにはどうすればよいですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

MAX® V デバイスは、LVDS_E_3R I/O 規格を使用したエミュレートされた LVDS 出力に対応しています。 LVDS_E_3R I/O 規格が出力に適用されている場合、Quartus® II ソフトウェアは反転出力を推論して差動ペアを構成します。 推論された差動ペアは配線の制約を受けないため、2 つの出力ピン間で非常に高いスキューが生じる可能性があります。

解決方法

Quartus® II ソフトウェアが差動ペアの 2 つの部品間で低スキュー配線を使用するようにするには、出力を maxv_io WYSIWYG からの出力にする必要があります。

ALTLVDS_TXメガファンクションにはmaxv_io WYSIWYG が含まれているため、ALTLVDS_TXメガファンクションからの出力はすべて自動的に正しい配線を使用します。

maxv_ioは、次のようにデバイス・ライブラリーに含まれています。
Verilog: /eda/sim_lib/maxv_atoms.v
VHDL: /eda/sim_lib/maxv_components.vhd

関連製品

本記事の適用対象: 1 製品

MAX® V CPLD

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