記事 ID: 000080181 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

ModelSim* で PLL をシミュレーションすると致命的なエラーが発生するのはなぜですか?

環境

  • PLL
  • Simulation
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェアの問題により、ダイナミック・フェーズ・シフト・ポートが有効になっているAltera PLL メガファンクションがデザインに含まれている場合、ModelSim を使用したシミュレーション時に次のエラーが発生する場合があります。この問題は、VHDL で PLL が生成されるArria V デバイスを対象としたデザインに影響します。

    # ** Fatal: Error occurred in protected context.
    #    Time: 0 ns  Iteration: 0  Protected: //// File: nofile
    # FATAL ERROR while loading design
    # Error loading design
    解決方法

    この問題を回避するには、arriav_components.vhd および arriav_atoms.vhd ではなく、arriav_atoms.v で Verilog 定義をコンパイルします。次に、オプションを使用してシミュレーターにリンクします –L

    例えば 、.do ファイルまたは msim_setup.tcl ファイルに次のコマンドを入力します。

    vlog "/eda/sim_lib/arriav_atoms.v" -work arriav

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    本記事の適用対象: 5 製品

    Arria® V GT FPGA
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    Arria® V GZ FPGA
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