記事 ID: 000080181 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

ModelSim* で PLL をシミュレーションすると致命的なエラーが発生するのはなぜですか?

環境

  • PLL 数
  • シミュレーション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェアの問題により、ダイナミック・フェーズ・シフト・ポートが有効になっているAltera PLL メガファンクションがデザインに含まれている場合、ModelSim を使用したシミュレーション時に次のエラーが発生する場合があります。この問題は、VHDL で PLL が生成されるArria V デバイスを対象としたデザインに影響します。

    # ** Fatal: Error occurred in protected context.
    #    Time: 0 ns  Iteration: 0  Protected: //// File: nofile
    # FATAL ERROR while loading design
    # Error loading design
    解決方法

    この問題を回避するには、arriav_components.vhd および arriav_atoms.vhd ではなく、arriav_atoms.v で Verilog 定義をコンパイルします。次に、オプションを使用してシミュレーターにリンクします –L

    例えば 、.do ファイルまたは msim_setup.tcl ファイルに次のコマンドを入力します。

    vlog "/eda/sim_lib/arriav_atoms.v" -work arriav

    関連製品

    本記事の適用対象: 5 製品

    Arria® V GT FPGA
    Arria® V GX FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Arria® V ST SoC FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。