クリティカルな問題
Arria V、Cyclone V、Stratix V デバイスの場合、次のことが可能です。
Altera・フェーズロック・ループ (PLL) リコンフィグレーション IP を使用して動的に
デバイスのフラクショナル PLL (fPLL) の設定を再構成します。主張
mgmt_reset PLL リコンフィグレーション IP の信号が復元される
fPLL を元の SRAM オブジェクトファイル(.sof)設定に変換します。
この復元機能は V シリーズデバイス用です。これは、次の
Arria 10 デバイスで I/O PLL または fPLL を再構成する際に存在します。
PLL リコンフィグレーション IP を使用して、
I/O PLL 設定が、信号をインストルシング mgmt_reset
IP で元の .sof 設定が復元されません。
I/O PLL の数。信号をインスサーティング reset すると、
IP の FIFO バッファーをコマンドします。I/O PLL リセットを表明する場合、
I/O PLL は失われ、ロックを取り戻しますが、新しい設定は
は保存されません。
Arria 10 デバイスの場合、高速シリアル・インターフェイス (HSSI) fPLL は、リコンフィグレーション用のAvalon Memory-Mapped (Avalon-MM) インターフェイスを備えています。 Avalon-MM インターフェイスは未加工であるため、動的に変更できます。 設定を実行します。新しい fPLL 設定は、次の場合に保持されます。 トランシーバーのダイナミック・リコンフィグレーション・リセットを主張する PLL リセット、または両方のリセット。
fPLL の場合:
- HSSI fPLL IP にはダンプ設定オプションがあります。 メモリー初期化ファイル(.mif)への設定 、 システム Verilog デザインファイル (.sv) または C ヘッダーファイル。リコンフィグレーションする場合 お使いのArria 10 デバイスを 1 つ目のコンフィグレーションから 2 番目のコンフィグレーションに を生成するには、HSSI fPLL IP の 2 種類のバリエーションを生成する必要があります。 mif、.sv、 または C ヘッダーファイル。次のいずれかを使用できます。 これらのファイルを新しい設定でストリーミングして fPLL 設定を変更します。 を最初の構成から 2 番目の構成に変換します。
I/O PLL の場合:
- I/O PLL IP にはダンプ設定オプションがあります。 設定を .mif に設定します。複数の PLL 構成を組み合わせることができます 1 個の .mif に統合され、PLL リコンフィグレーションにロード可能 IP。このファイルを使用して、新しい設定でストリーミングして変更することができます。 複数の構成間の I/O PLL 設定。
次の機能に役立つ 2 つの fPLL サンプルデザインが提供されています。 再構成。最初の例では、.sv ファイルのストリーミングを示しています。 ネイティブ PHY IP コアのコンフィグレーション・アレイを使用します。2 つ目の 例では、HSSI fPLL 結合カウンターを変更する方法を示しています ストリームなしで、Avalon-MM インターフェイスを介した設定 構成全体を表示します。
詳細については、Alteraまでお問い合わせください。