インテル® Quartus® Prime 開発ソフトウェア Time 2018 タイミング・レポートに不正な divfwdclk の周波数が表示されている場合、divfwdclk の正しい周波数を確認するにはどうすればよいですか?

® V デバイスにおけるデータレートと SERDES ファクターの特定の組み合わせについて、Quartus Stratix® Prime Timeストゥリポートに示されている divfwdclk の動作周波数が正しくない可能性があります。例えば：

ダイナミック・フェーズ・アライメントを有効にする

デシリアライゼーション・ファクター = 10

入力日付レート = 150Mpbs

入力クロック周波数 = 150Mhz

DPA モード: divfwdclk を使用

divfwdclk は 150MHz/10 = 15MHz で指定する必要がありますが、Time Kudo は 30MHz の divfwdclk を報告します。

この問題を回避するには、ユーザー SDC ファイルまたは Time Cedar タイミング・アナライザーで create generated clock コマンドを使用して、divfwdclk を正しい周波数に分割します。例えば：

create_generated_clock -name divfwdclk -source [get_pins {rx_cmp_inst|ALTLVDS_RX_component|auto_generated|rx_0|dpaclkin[0]}] -divide_by 2 [get_pins {rx_cmp_inst|ALTLVDS_RX_component|auto_generated|rx_0|ALTLVDS_RX_component|auto_generated|rx_0|dclk}]