記事 ID: 000080126 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/04/02

シミュレーションでピン PERST を切り替えた後、Gen3 コンフィグレーションの PCI Express 向け Stratix® V ハード IP が L0 までリンクできないのはなぜですか?

環境

  • PCI Express*
  • シミュレーション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PCI Express® 向け Stratix® V および Arria® V GZ ハード IP をエンドポイントとしてシミュレーションする場合、PCIe ハード IP が高速でスタックすることがあります。Gen3 L0 にリンクした後にハード IP がリセットされた場合の回復。これはシミュレーションモデルの既知の問題であり、ハードウェアには影響しません。

    解決方法

    この問題は、今後の Quartus® II ソフトウェア・リリースで修正される予定です。

    関連製品

    本記事の適用対象: 4 製品

    Arria® V GZ FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA

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