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Stratix® III およびStratix IV デバイスの場合、Quartus® II ソフトウェア・バージョン 11.0 SP1 以前では、PLL の少なくとも 1 つがカスケードされたポストスケール・カウンターを使用して低出力クロック周波数を実現し、PLL がデザイン内の別のクロック周波数と結合されている場合、間違った低周波数出力クロックを生成する可能性があります。
Quartus® II ソフトウェアは、デザイン内の 2 つ以上の ALTPLL インスタンスを 1 つの PLL リソースに結合できる場合、PLL をマージできます。 例えば、2 つの ALTPLL メガファンクションに同じリファレンス・クロック、同じリセット信号があり、それぞれ 1 つの PLL で生成可能な出力クロックがある場合、それらは同じリソースにマージされます。
インテル® Quartus® II ソフトウェアのバージョン 11.0SP1 以前では、ストライピング機能がカスケード・カウンターを適切に実装しません。 PLL の使用レポートには、目的のクロック周波数が実装され、タイミング解析が目的のクロックレートで実行されますが、クロック出力にはデバイスの希望の出力周波数がない場合があります。
この問題を回避するには、プロジェクトの [自動マージ PLL] をオフにします。 このオプションは、課題メニュー - 設定 - フィッター設定 - その他のフィッター設定 にあります。