記事 ID: 000080059 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

DisplayPort インテル® FPGA IP ピクセル・クロック・リカバリー・モジュールが特定の解像度で動作しない場合

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • パラレル - シリアル
  • DisplayPort* インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    DisplayPort インテル® FPGA IPパススルー・デザインで使用されるピクセルクロック・リカバリー・モジュールは、特定の解像度のピクセルクロックの復元に失敗し、fPLL はロックを失います。これは以下の原因です。

    1. 解像度に失敗すると Mvid 値が Nvid の整数部分整数になります。例えば:

    ビットレート = 270 MHz (HBR)

    予測ピクセル clk = 135 MHz

    Mvid= \'h4000

    Nvid= \'h8000

    または

    ビットレート = 540 MHz (HBR2)

    予測ピクセル clk = 539.98 MHz

    Mvid= \'h7FFF (Nvid 付近)

    Nvid= \'h8000

    2. フラクショナル PLL MFRANGE 値が、0.05 ~ 0.95 の範囲で指定する必要がある推奨範囲外です。なお、MFの値は K カウンターの値から導き出されます。詳細については、AN661: Altera PLL によるフラクショナル PLL リコンフィグレーションの実装 および PLL リコンフィグレーション IP コアのAlteraを参照してください。

    解決方法

     

    オプション 1:

    ピクセルクロック周波数の使用は避けてください。Mvid 値に Nvid 値の整数 sub.7 (またはその近く) が付き、MF WARRANT 値が推奨範囲外であることを示します。MFグレーの値を識別するには:

     

    1. K カウンター値を SignalTap します。

    K カウンターの場所: bitec_clkrec:bitec_clkrec_i|bitec_fpll_cntrl:bitec_fpll_cntrl_i|bitec_fpll_reconf:vseries_reconfig.clkrec_pll_reconf_i|altera_pll_reconfig_top:bitec_fpll_reconf_inst|altera_pll_reconfig_core:NM28_reconfig.reconfig_core.altera_pll_reconfig_core_inst0|usr_k_value[31.0]

     

    2. MFVALUE 値を計算します。

    MF WARRANT = K (10 進数)/2^32 (10 進数は 4,294,967,296)。

     

    オプション 2:

    デザインを インテル® Stratix® 10 デバイス、インテル® Arria® 10 デバイス、または Arria® V デバイス、Cyclone® V デバイス、Stratix® V デバイスから インテル® Cyclone® 10 GX デバイスに移行します。

    関連製品

    本記事の適用対象: 3 製品

    Arria® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GX FPGA

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