記事 ID: 000080038 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/08/28

警告 (11106): 共有 VREF を GPIO として使用 <pin action="" fmax="" name="" performance.="" reduces="" this=""></pin>

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 VREF ピンは、デュアル目的の VREF ピンをサポートするデバイスでは、他のピンよりも高いピン容量を持っています。キャパシタンスが大きいほどエッジレートが遅くなり、I/O タイミングに影響するため、VREF ピンをバスまたはクロック機能の I/O ピンとして使用しないでください。 
解決方法

 

関連製品

本記事の適用対象: 5 製品

Arria® V GT FPGA
Arria® V GX FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
Arria® V GZ FPGA

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