記事 ID: 000079968 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

決定論的レイテンシー PHY が、Cyclone V デバイスに OBSAI プロトコルを実装する際にrx_syncstatusを達成できない可能性がある条件は何ですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Cyclone® V デバイスで決定論的レイテンシー PHY を使用して OBSAI プロトコルを実装する場合、リンクアッププロセス中に IDLE、IDLE_ACK、およびIDLE_REQパターンが送信されると、rx_syncstatusを達成できない場合があります。rx_patternalignを再トリガーしたり、rx_digitalresetを主張したりすることで、同期を実現できます。

これは、次の構成の確定的レイテンシー PHY に適用されます。

  • データレート: 3.072Gbps
  • PMA-PCS データ幅: 20 ビット

関連記事

関連製品

本記事の適用対象: 4 製品

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Cyclone® V GX FPGA
Cyclone® V ST SoC FPGA

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。