記事 ID: 000079902 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

PLL 出力クロックは、Cyclone IV デバイスの PLL 動作モデルでは不正確な場合がありますか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

はい。PLL 出力クロックは、CYCLONE IV デバイスの PLL 動作モデルの一部の条件下では不正確な場合があります。PLL の動作モデルは、クロック乗算係数と分割係数に基づいて出力周波数を計算するだけで、フラクショナル値の一部を失う可能性があるためです。

 

例えば：

入力クロックは 125MHz、乗算係数は 125、除算係数は 1536、PLL 出力クロック期間はシミュレーションで 98286ps です。ただし、PLL 出力クロックは 10.172526MHz/98304ps にする必要があります。

解決方法

回避策として、ユーザーは UI で Advanced PLL 機能をオンにすることで、PLL 動作モデルがアドバンスド・パラメーターを使用してより正確に計算できるようにします。

この問題は、インテル® Quartus® ® II ソフトウェア・バージョン12.1で修正される予定です。

 

関連製品

本記事の適用対象: 2 製品

Cyclone® IV FPGA
Cyclone® IV GX FPGA

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