記事 ID: 000079896 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Stratix® II PLL ロック信号は入力クロックまたは出力クロックに同期していますか、それとも非同期信号ですか?

環境

  • PLL 数
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    ロック信号は PLL の非同期出力です。

     

    PLL ロック信号は、フェーズ周波数検出器 (PFD) を供給する基準クロックおよびフィードバック・クロックに由来します。

     

    リファレンス・クロック = 入力クロック / N

    フィードバック・クロック = VCO/M

     

    PLL は、リファレンス・クロックとフィードバック(FB) クロックの位相と周波数が同じ場合、またはロック回路の許容値内にある場合にロック出力を生成します。 PFD の 2 つの入力の差がロック回路の許容値を超えると、PLL はロックを失います。ロック信号は、PLL 入力リファレンス・クロックとフィードバック・クロックの機能ですが、ロック信号がディザスタ化される前に、これらのクロックがロック回路許容値の範囲外である必要があるため、正確には同期しません。

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    本記事の適用対象: 2 製品

    Stratix® FPGAs
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