quartus® II ソフトウェアで、Stratix® V、Arria® V、または Cyclone® V デバイスファミリー内の PLL インテル® FPGA IPを含むデザインをコンパイルする際に、この警告が表示される場合があります。
この問題は、制約を使用するのではなく、PLL に手動で制約を適用 create_generated_clock
した場合に derive_pll_clocks
生じます。
この警告は、合成後とフィット後のネットリスト間の PLL 出力カウンター名のミスマッチが原因で発生します。
この警告を回避するには、次の 2 つの操作のいずれかを実行します。
- PLL を制約するために使用
derive_pll_clocks
します。 - 以下のように、create_generated_clock制約でワイルドカードを使用します。
次のような元の制約の場合:
create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} /
-source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco1ph[0]}]
参照元を -source
以下から vco1ph[0]
交換してください vco*ph[*]
。
create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} /
-source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco*ph[*]}] /
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションまたはスタンダード・エディションのバージョン 13.0 以降で修正されています。