記事 ID: 000079868 コンテンツタイプ: エラーメッセージ 最終改訂日: 2014/06/30

警告 (332174): .sdc の無視されたフィルター <filename>: <hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco1ph[0] をピンと一致できませんでした</hierarchy></filename>

環境

  • PLL 数
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    quartus® II ソフトウェアで、Stratix® V、Arria® V、または Cyclone® V デバイスファミリー内の PLL インテル® FPGA IPを含むデザインをコンパイルする際に、この警告が表示される場合があります。
    この問題は、制約を使用するのではなく、PLL に手動で制約を適用 create_generated_clock した場合に derive_pll_clocks 生じます。

    この警告は、合成後とフィット後のネットリスト間の PLL 出力カウンター名のミスマッチが原因で発生します。

    解決方法

    この警告を回避するには、次の 2 つの操作のいずれかを実行します。

    • PLL を制約するために使用 derive_pll_clocks します。
    • 以下のように、create_generated_clock制約でワイルドカードを使用します。

    次のような元の制約の場合:

    create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} /
    -source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco1ph[0]}]

    参照元を -source 以下から vco1ph[0] 交換してください vco*ph[*]

    create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} /
    -source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco*ph[*]}] /

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションまたはスタンダード・エディションのバージョン 13.0 以降で修正されています。

    関連製品

    本記事の適用対象: 15 製品

    Arria® V GX FPGA
    Stratix® V GS FPGA
    Cyclone® V GT FPGA
    Stratix® V GT FPGA
    Cyclone® V E FPGA
    Arria® V GZ FPGA
    Cyclone® V GX FPGA
    Arria® V GT FPGA
    Stratix® V E FPGA
    Stratix® V GX FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。