記事 ID: 000079842 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

一部の CPRI IP コア Verilog HDL バリエーションのデモ・テストベンチが HDLC 機能のシミュレーションに失敗する

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • CPRI
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    CPRI IP コアバリエーション用に Verilog HDL モデルを生成する場合 4.915Gbps、6.144Gbps、または 9.8 Gbps のデータレートを持つ ターゲットは、Arria V GZ、Arria V GT、またはStratix V デバイスの Verilog デモでは、HDLC 機能のシミュレーションに HDL モデルが失敗します。 テストベンチ。IP コアは HDLC データの一部をドロップします。

    解決方法

    この問題を回避する方法はありません。VHDL の生成とシミュレート これらの CPRI IP コアのバリエーションでは Verilog HDL モデルではなくモデル、 HDLC 機能をシミュレートする場合。

    この問題は、CPRI MegaCore の今後のバージョンで修正される予定です。 関数。

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