記事 ID: 000079808 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

ModelSim* バージョン 5.7 および 5.7a を使用した Verilog HDL 機能シミュレーションで、Stratixフェーズロック・ループ (PLL、altpll メガファンクション) がロックされないのはなぜですか?

環境

  • PLL 数
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 The Mentor Graphics® ModelSim* 5.7 および 5.7a のリリースでは、値がゼロの可変遅延がある Verilog HDL ノンブロック・アサインメントに問題があります (例: cout_tmp <= #(time_delay) tmp_cout; どこ time_delay = 0).このバグにより、altera_mf.v ファイル内の Stratix® altpll 機能シミュレーション・モデルのシミュレーション結果が不正になります。

    この問題は、Mentor Graphics ModelSim バージョン 5.7b リリースで修正されました。

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