クリティカルな問題
詳細
Arriaを対象とする CPRI v6.0 IP コアの VHDL バリエーション V GZ または Stratix V デバイスは Synopsys VCS-MX ではシミュレートできません シミュレータ。
解決方法
この問題を回避するには、次の方法で IP コアをシミュレートします。 Mentor Graphics ModelSim シミュレーター。
あるいは、いくつかの手動でこの問題を回避できます。 生成された RTL コードに対する変更。生成した後で、 作成するには 、pll_sim.vhd ファイルを手動で変更する必要があります。 をシミュレートする前に、外部 TX PLL IP コアが生成する デザイン。
次の場合、宣言とロジックのタイプを変更する必要があります。
pll_fb_sw、 fboutclk 、 および hclk 信号
に std_logic_vector 、以下の変更を加えて
ファイル内の:
コンポーネント宣言で、このテキストを置き換えます。
pll_fb_sw : in std_logic := \'X\';
fboutclk :out std_logic;
hclk : out std_logic
次のテキストを使用します。
pll_fb_sw : in std_logic_vector(0 downto 0) := (others
=> \'X\');
fboutclk :out std_logic_vector(0 downto 0);
hclk : out std_logic_vector(0 downto 0);
ポートマップで、このテキストを置き換えます
pll_fb_sw => \'0\',
次のテキストを使用します。
pll_fb_sw => "0",
この問題は、CPRI v6.0 IP コアのバージョン 14.1 で修正されています。