記事 ID: 000079782 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

デザインをコンパイルし、ラボで動作しました。Ive は同じバージョンの Quartus® II ソフトウェアで同じ RTL を再コンパイルしました。動作しません。何が間違っている可能性がありますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

デザインに影響を与える可能性のある、以下の一般的なトラブル領域を確認してください。これは卉卉の変更の影響を受ける可能性があります。

 

  1. アナログアナログ:

·         仕様に記載されていない電力と接地

·         デカップリングが不十分

·         ノイズ / シグナル・インテグリティー

 

  1. タイミング制約

·         不完全な制約

·         不正確な制約

·         タイミング例外の制約が低い

 

  1. 非同期インターフェイスの不適切な処理

·         デザイン・アシスタントを使用してデザインを検証 - 問題を解決するのに役立つ情報を見つけることができます

·         ストラクチャーのリセット

·         非同期クロックドメイン転送

·         非同期信号

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    本記事の適用対象: 1 製品

    Stratix® III FPGA

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