記事 ID: 000079768 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

プリロードで SDRAM ECC を無効にする

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

Qsys は HPS コンポーネントで DDR インターフェイスを生成できません。 ECC が有効になっている場合。このようなインターフェイスを指定しようとすると、その結果 は ECC のないインターフェイスです。指定されたインターフェイス幅に応じて、 結果として得られるインターフェイスの幅は次のとおりです。

指定幅結果として得られる幅
2416
4032
解決方法

Altera コンプリート・デザイン・スイート v13.0 SP1 以降にアップグレードしてください。

関連製品

本記事の適用対象: 1 製品

Cyclone® V FPGA & SoC FPGA

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