記事 ID: 000079743 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

インテル® Quartus® II ソフトウェア・バージョン 9.0 のシミュレーション・モデルを使用した DPA キャリブレーション機能のシミュレーションに問題がありますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

はい。Quartus® II ソフトウェア・バージョン 9.0 およびそれ以降のすべてのサービスパックのStratix® III およびStratix IV デバイスのシミュレーション・モデルでは、DPA キャリブレーション機能に問題があります。

RTL シミュレーションでは、dpa_pll_cal_busy信号は常に高く維持され、dpa_locked信号は常に低いままになります。

適切な動作は、キャリブレーション中dpa_pll_cal_busyが高く、dpa がロックされている場合は低いということです。これはゲートレベルのシミュレーションで機能します。

この問題は今後のインテル® Quartus® II ソフトウェアで修正される予定です。

関連製品

本記事の適用対象: 4 製品

Stratix® III FPGA
Stratix® IV GX FPGA
Stratix® IV E FPGA
Stratix® FPGAs

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