クリティカルな問題
詳細
nPERSTL* ピンが PCI Express IP コアのハード IP をリセット状態に保持している場合、RX インターフェイスが高インピーダンスではありません。その代わり、RX インターフェイスは約 1K の電流抵抗を示します。 リンクパートナーがこの時点でレシーバー検出を実行した場合、受信を検出できない可能性があります。 一部のレシーバー・レーン。リンクパートナーがすべてのレーンを検出しない場合、ハード IP が終了すると リセットしてリンク・トレーニングを開始すると、リンクがダウントレーニングになる場合があります。また、リンクはいくつかのレーンを除外する場合があります。 実際に利用可能なオプションです。この問題は、以下のデバイスで発生する可能性があります:Arria V、Arria V GZ、Arria 10、Cyclone V、Stratix V および Stratix 10 L タイルを使用。
解決方法
同期リセットを使用します。PCI Express IP コアのハード IP は、 リンクパートナーと同じかそれ以前の場合。