記事 ID: 000079714 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

チャネルの配置に応じて、ボンデッド x4 (PCI Express (PIPE) x4、XAUI、Basic x4) およびボンデッド x8 (PCI Express (PIPE) x8) 構成で構成されたトランシーバーを使用した Stratix® II GX デザインでは、Quartus® II コンパイラーが失敗します。

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェアでは、デザインを正常にコンパイルするために、以下のボンデッドチャネル構成に対して特定のチャネル配置が必要です。

1) x4 ボンデッド・チャネル構成:

PCI Express (PIPE) x4 および XAUI モードでは、トランスミッター・チャネルとレシーバー・チャネルの両方がボンディングされます。Basic x4モードでは、送信機チャンネルのみがボンディングされます。

a) PCI Express (PIPE) x4 または XAUI 実装の場合、次のようにALT2GXB論理チャネルを物理チャネルに接続する必要があります。

  • 論理チャネル 0 (tx_dataout[0]/rx_datain[0]) - > トランシーバー・ブロック内の物理チャネル 0
  • 論理チャネル 1 (tx_dataout[1]/rx_datain[1]) - >トランシーバー・ブロック内の物理チャネル 1
  • 論理チャネル 2 (tx_dataout[2]/rx_datain[2]) - > トランシーバー・ブロック内の物理チャネル 2
  • 論理チャネル 3 (tx_dataout[3]/rx_datain[3]) - > トランシーバー・ブロック内の物理チャネル 3

b) Basic x4 実装では、次のようにALT2GXB論理チャネルを物理チャネルに接続する必要があります。

  • 論理チャネル 0 (tx_dataout[0]) -> トランシーバー・ブロック内の物理チャネル 0
  • 論理チャネル 1 (tx_dataout[1]) - > トランシーバー・ブロック内の物理チャネル 1
  • 論理チャネル 2 (tx_dataout[2]) - > トランシーバー・ブロック内の物理チャネル 2
  • 論理チャネル 3 (tx_dataout[3]) - > トランシーバー・ブロック内の物理チャネル 3

Quartus® II ソフトウェアは、論理チャネルが上記の推奨の物理チャネルに接続されていない場合、コンパイル・エラーを生成します。

x4 ボンデッド構成の場合、Alteraトランシーバー ブロック内の物理チャネル 0、1、2、および 3 をそれぞれのコネクタのレーン 0、1、2、および 3 にそれぞれ接続することをお勧めします。

2) x8 ボンデッド・チャネル構成:

PCI Express (PIPE) x8 実装の場合、次のようにALT2GXB論理チャネルを物理チャネルに接続する必要があります。

  • 論理チャネル 0 (tx_dataout[0]/rx_datain[0]) -> マスター・トランシーバー・ブロック内の物理チャネル 0
  • 論理チャネル 1 (tx_dataout[1]/rx_datain[1]) - > マスター・トランシーバー・ブロック内の物理チャネル 1
  • 論理チャネル 2 (tx_dataout[2]/rx_datain[2]) - > マスター・トランシーバー・ブロック内の物理チャネル 2
  • 論理チャネル 3 (tx_dataout[3]/rx_datain[3]) - > マスター・トランシーバー・ブロック内の物理チャネル 3
  • 論理チャネル 4 (tx_dataout[4]/rx_datain[4]) - > スレーブ・トランシーバー・ブロック内の物理チャネル 0
  • 論理チャネル 5 (tx_dataout[5]/rx_datain[5]) - > スレーブ・トランシーバー・ブロック内の物理チャネル 1
  • 論理チャネル 6 (tx_dataout[6]/rx_datain[6]) - > スレーブ・トランシーバー・ブロック内の物理チャネル 2
  • 論理チャネル 7 (tx_dataout[7]/rx_datain[7]) - > スレーブ・トランシーバー・ブロック内の物理チャネル 3

解決方法

Quartus® II ソフトウェアは、論理チャネルが上記の推奨の物理チャネルに接続されていない場合、コンパイル・エラーを生成します。

PCI Express x8 リンクの場合、Altera、トランシーバー ブロック内の物理チャネル 0、1、2、3、4、5、6、および 7 を PCI Express エッジ コネクタのレーン 0、1、2、3、4、5、6、および 7 にそれぞれ接続することをお勧めします。

その他すべての Stratix II GX デバイスにおける物理チャネルから PCI Express x8 への合法的なレーン・マッピングについては、Stratix II GX デバイス・ハンドブック 第 2 巻の「Stratix II GX トランシーバー・アーキテクチャーの概要」の章にある「トランシーバーのクロック分布」セクションを参照してください。

関連製品

本記事の適用対象: 1 製品

Stratix® II GX FPGA

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