記事 ID: 000079703 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

UART0 とピン割り当てエラーの競合

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

HPS デザインが Qsys v13.0 以前で作成された場合、 v13.0 SP1 以降で開いた場合、エラーメッセージが表示される場合があります 以下のような内容です。

The selected peripheral UART0 and are conflicting.

v13.0 以前では、Arria向けの HPS ソフト IP コンポーネント V SoC HPS のピンセット定義が正しくありません。UART0 ピンの割り当て IN HPS I/O Set 0 および HPS I/O セット 2 は交換されます。開いたら 不正なピンセット定義を使用して作成されたデザイン(スワップ済み) ピン位置は、他のコンポーネント・ピンと重複しています。

解決方法

この問題を回避するには、次の手順を実行します。

  1. Qsys で SoC HPS デザインを開きます。
  2. HPS コンポーネントを編集します。
  3. [ペリフェラルピンの多重化]ページを開きます。
  4. HPS から UART0 ピンの多重化を 変更 I/O 設定 0 から HPS I/O セット 2またはその逆。

関連製品

本記事の適用対象: 1 製品

Arria® V FPGA & SoC FPGA

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