記事 ID: 000079688 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

インテル® Quartus® II ソフトウェアのアサインメント・エディターで、UniPHY IP グローバル信号アサインメントに問題がありますか? <variation_name>_pin_assignments.tcl スクリプトですか?</variation_name>

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

UniPHY ベースの IP のリセットおよびクロック信号に適用されるこれらの割り当ては正しく、ユーザーは変更する必要はありません。

課題にはステータス "?" と表示されます。これはアサインメント編集者に表示される問題のためであり、今後バージョンの Quartus® II ソフトウェアで修正される予定です。

関連製品

本記事の適用対象: 12 製品

Stratix® III FPGA
Stratix® IV FPGA
Stratix® V FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA
Stratix® V GS FPGA
Stratix® V E FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。