記事 ID: 000079687 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

PCI Express VHDL altpcierd_write_dma_requester_128.vhd のStratix IV ハード IP と Verilog のハード IP が異なるのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

VHDL のStratix IV® PCI Express® のハード IP には、Verilog HDL と矛盾があります。この不一致により、TX インターフェイス上の特定のアドレスの PCIe デザインでエラーが発生する可能性があります。

解決方法 1036 行目のaltpcierd_write_dma_requester_128.vhd で次を変更します。

tx_desc_addr <= tx_desc_addr_pipe。

宛先

tx_desc_addr < = tx_desc_addr tx_length_byte_32ext。

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