記事 ID: 000079680 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/07/01

低レイテンシー・イーサネット 10G MAC ユーザーガイドで、tx_path_delay_10g_data および tx_path_delay_1g_data 信号の説明で Arria® V および Stratix® V デバイスのデータ幅が 16/22 と記載されているのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
    低レイテンシー・イーサネット 10G MAC インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Altera® 低遅延イーサネット 10G MAC ユーザーガイド (PDF) の「表 5-16: IEEE 1588v2 出力送信信号」の誤りにより、tx_path_delay_10g_data および tx_path_delay_1g_data 信号の説明では、Arria® V および Stratix® V デバイスのデータ幅は 16/22 を参照しています。

tx_path_delay_10g_data tx_path_delay_1g_data信号 信号は、15/21のデータ幅を参照する必要があります。

解決方法

この問題は、低レイテンシー・イーサネット 10G MAC ユーザーガイド (PDF) の新しいバージョンで既に修正されています。

関連製品

本記事の適用対象: 7 製品

Arria® V GZ FPGA
Arria® V GT FPGA
Arria® V GX FPGA
Arria® V ST SoC FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA

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