記事 ID: 000079676 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

インテル® Quartus® II ソフトウェア v8.0 でコンパイルされたデザイン向けに、Stratix® III デバイスのサイド I/O バンクの専用差動入力ピンにある場合、シングルエンド I/O 規格の電圧低下が生じますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® II ソフトウェア v8.0 は、各 I/O をシングルエンドとして構成し、次のいずれかの条件に当てはまる場合、サイドバンク専用差動入力ペアの 2 つの I/O 間に内部抵抗を正しくイネーブルにしません。

  • 現在の強度は指定されていません
  • I/O の入力パラレル・オン・チップ終端 (OCT) オプションが有効になっている
  • I/O の出力シリーズ OCT オプションが有効になっている

この問題は III デバイスStratix®のみに影響します。

このペアの両方の I/O が入力のみの場合、内部抵抗は、いずれかの入力に対する入力並列終端オプションが有効になっている場合にのみ、誤って有効になります。この抵抗は、補完的なピン電圧を下げることで、シングルエンド時に I/O ピンが誤動作する可能性があります。

解決方法

この問題はインテルから修正されました。® Quartus®® II ソフトウェア v8.0 SP1。次から最新のサービスパックを入手してください。 ダウンロード・センター.

インテル Quartus II ソフトウェア v8.0 でこの問題を解決するには、最新バージョンのサービスパックにアップグレードできない場合は、次の場所からパッチ 0.22 をダウンロードしてインストールしてください。

 

関連製品

本記事の適用対象: 1 製品

Stratix® III FPGA

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