記事 ID: 000079654 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/10/17

DDR3 メモリーへのアクセスに遅延が生じるのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 12.1 では、UniPHY DDR3 IP コンフィグレーションがシングルランク・インターフェイス向けであり、これらの要件を満たしている場合、DQS トラッキングが有効になります。

    インテル® Stratix® V、Arria® V GZ。  メモリー・クロック周波数 >= 750MHz

    Arria® V (GX、GT、SX、ST): メモリークロック周波数 > = 534MHz。 メモリークロック周波数が -5 スピードグレードのデバイスで> = 450MHz の場合。

     

    DQS トラッキング中に、ユーザーのアプリケーションで DDR3 メモリーアクセスの取得に遅延が発生します。

    遅延には 2 つの異なるタイプがあります。

    1) DQS トラッキング・サンプルは、メモリー・リフレッシュ・サイクルごとに発生し、メモリー読み取りとなります。4 分の 1 のレート・インターフェイスでは、通常約 800ns を使用します。
    2) DQS トラッキング・アップデート: 十分な DQS トラッキング・サンプルが蓄積されると、DDR3 データパス I/O 遅延設定への更新が発生し、遅延が長くなります。DQS トラッキングの更新は、インターフェイス内の DQS グループの数に合わせて、少なくとも 4us 以上となります。

    これらの遅延がアプリケーションに影響しない場合は、何も変更する必要はありません。
    これらの遅延がアプリケーションに影響する場合、以下の回避策を使用できます。

    解決方法

    1) // Retrieval info: parameters セクションでトップレベル DDR3 IP ファイルを編集し、これらの 2 つのパラメーターを以下のように設定します。

    generic name="FORCE_DQS_TRACKING" 値="DISABLED"
    generic name="ENABLE_EXTRA_REPORTING" 値="true" (Quartus® II 12.1 で IP を生成する場合にのみ、このパラメーターを変更します。 Quartus® II ソフトウェア・バージョン 12.1SP1 以降で生成された場合、ポストアンブル・タイミングはデフォルトで報告されます)

    2) IP を再生成します。

    3) プロジェクトをコンパイルします。

    4) Timequest Report DDR を監視します。

    ポストアンブルを含む追加のタイミングマージンが表示されます。DQS トラッキングはポストアンブル タイミングにのみ影響します。

    ポストアンブル・タイミングに、すべての Timequest タイミング・モデル・ケースで正のマージン (温度制限時間で低速および高速) がある場合、DQS トラッキングを無効にした生成された IP コードをプロジェクトで使用できます。

    その他の TimeQuest Report DDR タイミングマージンに負のマージンが表示されている場合、この問題は解決する別の問題です。

    ポストアンブル・タイミングに負のマージンが示されている場合は、Alteraにご連絡ください。

    関連製品

    本記事の適用対象: 9 製品

    Arria® V GT FPGA
    Arria® V SX SoC FPGA
    Arria® V ST SoC FPGA
    Stratix® V GX FPGA
    Arria® V GZ FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V E FPGA
    Arria® V GX FPGA

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