このエラーメッセージは、3.0V または 3.3V I/O 規格を持つ別のピンが、Cyclone® III の DCLK ピン位置の横に割り当てられ、QFP パッケージ内の IV E デバイスと QFN パッケージ内の IV GX デバイスCyclone®Cyclone®場合に表示されます。
これにより、QFP (Cyclone® III および Cyclone® IV E) および QFN (Cyclone® IV GX) パッケージの DCLK ピンへの選択された I/O 標準入力および出力の近接性が制限されます。例えば、I/O が 3.0V または 3.3V I/O 規格を使用している場合、QFP パッケージと QFN パッケージの I/O と DCLK の間に 1 つのパッドを分離する必要があります。そのため、3.0V または 3.3V I/O 規格のピンを DCLK ピン位置に割り当てないように注意してください。2.5V I/O 規格は、DCLK ピンに隣接して使用できます。
この I/O 配置制限により、隣接する I/O から DCLK ピンへのノイズの結合を最小限に抑えることができます。そのため、Quartus® II ソフトウェアは、この制限をチェックします。
問題のピンのトグルレートが非常に低い場合 (リセット・ピンなど)、そのシングルエンド・ピンに 0MHz の I/O MAXトグル・レート・アサインメントを適用して、このエラーメッセージをバイパスできます。
アクティブにスイッチングしているピンには、0MHz の I/O MAXトグルレート設定を適用することはお勧めしません。Quartus® II ソフトウェアのピン配置ルールは、ノイズの多い信号が隣接信号を破壊しないようにするために実施されています。これらの配置ルールをバイパスするために、スイッチングピンの I/O MAXトグルレート設定を使用している場合、デザインが意図したとおりに機能しない場合があります。