記事 ID: 000079651 コンテンツタイプ: エラーメッセージ 最終改訂日: 2013/08/27

エラー (169182): I/O ピン DCLK をピン位置に配置できません -- I/O ピンと I/O 標準 3.3-V LVTTL をピン位置に結合している可能性があるスイッチ

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

このエラーメッセージは、3.0V または 3.3V I/O 規格を持つ別のピンが、Cyclone® III の DCLK ピン位置の横に割り当てられ、QFP パッケージ内の IV E デバイスと QFN パッケージ内の IV GX デバイスCyclone®Cyclone®場合に表示されます。

これにより、QFP (Cyclone® III および Cyclone® IV E) および QFN (Cyclone® IV GX) パッケージの DCLK ピンへの選択された I/O 標準入力および出力の近接性が制限されます。例えば、I/O が 3.0V または 3.3V I/O 規格を使用している場合、QFP パッケージと QFN パッケージの I/O と DCLK の間に 1 つのパッドを分離する必要があります。そのため、3.0V または 3.3V I/O 規格のピンを DCLK ピン位置に割り当てないように注意してください。2.5V I/O 規格は、DCLK ピンに隣接して使用できます。

この I/O 配置制限により、隣接する I/O から DCLK ピンへのノイズの結合を最小限に抑えることができます。そのため、Quartus® II ソフトウェアは、この制限をチェックします。

解決方法

問題のピンのトグルレートが非常に低い場合 (リセット・ピンなど)、そのシングルエンド・ピンに 0MHz の I/O MAXトグル・レート・アサインメントを適用して、このエラーメッセージをバイパスできます。

アクティブにスイッチングしているピンには、0MHz の I/O MAXトグルレート設定を適用することはお勧めしません。Quartus® II ソフトウェアのピン配置ルールは、ノイズの多い信号が隣接信号を破壊しないようにするために実施されています。これらの配置ルールをバイパスするために、スイッチングピンの I/O MAXトグルレート設定を使用している場合、デザインが意図したとおりに機能しない場合があります。

関連製品

本記事の適用対象: 5 製品

インテル® Cyclone® FPGA
Cyclone® III FPGA
Cyclone® III LS FPGA
Cyclone® IV E FPGA
Cyclone® IV GX FPGA

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。