記事 ID: 000079642 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

メモリー・インターフェイス・デザインに DTW (DDR タイミング・ウィザード) の制約があるのに、リカバリーと削除のタイミング・レポートが表示されないのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

デザインのポストアンブル・パスを切っていない場合、そのようなデザインのリカバリーおよび削除レポートがない可能性があります。

これが問題かどうかを確認するには、まず次のいずれかの方法でポストアンブル・パスが切断されていることを確認します。

  • Classic Timing Analyzer の場合、Quartus® II ソフトウェアでアサインメント・エディターを開き |dqs_io~regout 、From列で終了するノードのカット・タイミング・パスの割り当てがオンに設定されていることを確認します。DQS グループごとに 1 つの割り当てが必要です。
  • Time Cedar Timing Analyzer の場合 、SDC レポート ・タスクを使用して 、False Path レポートを確認します。

ノード名は、コントローラーに使用する名前によって異なる場合があります。ノードの名前全体の例は次のとおりです。 my_core:my_core_ddr_sdram| my_core_auk_ddr_sdram:my_core_auk_ddr_sdram_inst|my_core_auk_ddr_datapath:ddr_io| my_core_auk_ddr_dqs_group:\g_datapath:1:g_ddr_io|dqs_io~regout

my_core はコントローラーのバリエーションの名前で、「g_datapath:0」DQS グループの番号付けであることを示します。

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本記事の適用対象: 1 製品

Stratix® II FPGA

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